近日，制程日本印刷株式會(huì)社（DNP）宣布，納米成功開發(fā)出電路線寬僅為10nm的壓印納米壓?。∟IL）光刻模板，可用于相當(dāng)于1.4納米等級(jí)的技術(shù)邏輯半導(dǎo)體電路圖形化，可以滿足智能手機(jī)、突破數(shù)據(jù)中心以及NAND閃存等設(shè)備中使用的制程尖端邏輯半導(dǎo)體的微型化需求。

該產(chǎn)品將在 2025 年 12 月 17 日至 19 日在東京國(guó)際展覽中心 (Tokyo Big Sight) 舉行的納米日本國(guó)際半導(dǎo)體展 (SEMICON Japan 2025) 上展出。

近年來，壓印隨著全球?qū)τ谒懔π枨蟮募夹g(shù)持續(xù)提升，尖端半導(dǎo)體小型化的突破需求也日益增長(zhǎng)，這也推動(dòng)了基于極紫外（EUV）光刻技術(shù)的制程芯片生產(chǎn)正在不斷發(fā)展。

然而，納米由于EUV光刻設(shè)備成本高昂（單臺(tái)成本高達(dá)1.5億美元），壓印這也使得生產(chǎn)線建設(shè)成本更加高昂，技術(shù)并且曝光過程能耗也是突破非常高，因此迫切需要降低制造成本并減少對(duì)環(huán)境的影響的解決方案。

因此，在光刻機(jī)市場(chǎng)與ASML競(jìng)爭(zhēng)敗北的日本廠商佳能（Canon）近十多年來一直在與日本光罩等半導(dǎo)體零組件制造商大日本印刷株式會(huì)社（DNP）合作研發(fā)納米壓印工藝。

所謂納米壓印技術(shù)，并不是利用傳統(tǒng)的光學(xué)圖像投影的原理將集成電路的微觀結(jié)構(gòu)轉(zhuǎn)移到硅晶圓上，而是更類似于印刷技術(shù)，即直接通過壓印形成圖案。

在晶圓上只壓印1次，就可以在特定的位置形成復(fù)雜的2D或3D電路圖，不僅非常的便捷，還能在無需EUV光刻機(jī)支持的情況下實(shí)現(xiàn)5nm制程的，同時(shí)還能極大的降低設(shè)備采購(gòu)成本及芯片制造成本。

2023年10月，佳能正式發(fā)布了基于納米壓印技術(shù)（NIL）的芯片制造設(shè)備FPA-1200NZ2C，為生產(chǎn)先進(jìn)制程芯片開辟出一條成本更低的全新路徑。

根據(jù)佳能的介紹，其納米壓印設(shè)備可以支持10nm以下尖端制程的制造，甚至可以支持到5nm制程。

相較于目前已商用化的EUV光刻技術(shù)，雖然納米壓印技術(shù)的芯片制造速度要比傳統(tǒng)光刻方式慢，但納米壓印技術(shù)可大幅減少約90%的芯片制造的耗能，并設(shè)備采購(gòu)成本也可降低90%。

佳能首席執(zhí)行官御手洗富士夫此前就指出，佳能納米壓印設(shè)備的“價(jià)格將比ASML的EUV光刻機(jī)低一位數(shù)（即僅有10%）”

不過，即便如此，納米壓印技術(shù)與ASML成熟的EUV光刻技術(shù)相比，競(jìng)爭(zhēng)力依然相對(duì)有限。但是，隨著制程工藝進(jìn)入到埃米級(jí)別，ASML的High NA EUV光刻設(shè)備將會(huì)帶來更高的制造成本，如果納米壓印技術(shù)也能夠推進(jìn)到埃米級(jí)，那么其競(jìng)爭(zhēng)力無疑將會(huì)進(jìn)一步凸顯。

而對(duì)于納米壓印技術(shù)來說，決定其能夠?qū)崿F(xiàn)的半導(dǎo)體制程工藝等級(jí)，與其納米壓印模板直接相關(guān)。

與光學(xué)曝光可放大數(shù)倍不同，納米壓印需以1:1的尺寸刻寫“主模板→子模板→工作模板”，每一步都可能產(chǎn)生缺陷。

對(duì)于20nm以下特征尺寸，則需要依賴最先進(jìn)的多光束電子束寫入機(jī)（MBMW）支持，其越尖端的特征尺寸的制造難度、成本與良率壓力顯著。

自2003年以來，DNP公司一直致力于開發(fā)納米壓印光刻（NIL）模板，通過將刻有電路圖案的模板直接壓印并轉(zhuǎn)移到基板上，從而降低曝光過程中的能耗，并積累了獨(dú)特的技術(shù)訣竅。

現(xiàn)在，DNP宣布已經(jīng)成功開發(fā)出一種10nm線寬的納米壓印光刻（NIL）模板，相當(dāng)于當(dāng)前的1.4nm制程，可以替代部分EUV甚至High NA EUV工藝，用于制造尖端邏輯半導(dǎo)體，以滿足客戶對(duì)于成本控制的需求。

通過提供該模板，DNP將拓展客戶半導(dǎo)體制造工藝的選擇范圍，從而降低制造成本并減少對(duì)環(huán)境的影響。

據(jù)介紹，DNP是利用自對(duì)準(zhǔn)雙重圖案化（SADP）實(shí)現(xiàn)了10nm線寬的納米壓印光刻模板的小型化，該技術(shù)通過在光刻系統(tǒng)形成的圖案上進(jìn)行薄膜沉積和蝕刻，從而使圖案密度加倍。

△DNP開發(fā)了電路線寬為 10nm 的納米壓印模板的流程

△DNP納米壓印掩模上，線寬為10nm的線

DNP指出，“采用納米壓印光刻技術(shù)的超精細(xì)半導(dǎo)體節(jié)能工藝”將功耗降低至傳統(tǒng)曝光工藝（例如ArF/浸沒式DUV、EUV）的十分之一左右。

目前，DNP正與半導(dǎo)體制造商和其他客戶展開溝通，并已開始對(duì)納米壓印光刻（NIL）模板進(jìn)行評(píng)估工作，目標(biāo)是在2027年開始量產(chǎn)。

展望未來，為了進(jìn)一步實(shí)現(xiàn)半導(dǎo)體小型化和成本降低，DNP宣布將繼續(xù)推進(jìn)NIL模板的進(jìn)一步開發(fā)，并加強(qiáng)其生產(chǎn)系統(tǒng)以滿足不斷增長(zhǎng)的需求，目標(biāo)是在2030財(cái)年將NIL銷售額提高40億日元。